2025年8月25日

　現代のデジタル社会を支える半導体。なかでもＡＩや自動運転といった分野のさらなる発展に不可欠なのが、線幅数ナノメートルの先端製品だ。ラピダスは２０２７年に２ナノ世代のロジック半導体量産を目指しており先月、試作品を完成させた。日本政府は３０年度までにＡＩ・半導体支援に１０兆円を投じる方針を決定。周回遅れの日本が世界のトップ集団に追いつく―この冒険的な試みを成功させるには、公的支援だけでなくあらゆる知識と技術を総動員する必要がある。とくに日本企業が強みを持つ、材料の知見が重要な役割を果たす。注目の先端半導体技術を紹介する。



　配線が形成されたウエハーは、背面からダイヤモンドホイールで研磨され、薄化される。これまでの厚さは１ミリ〜１００マイクロメートル程度が主流だったが、３次元積層の実用化により、さらなる薄化が求められている。独インフィニオンは厚さ２０マイクロメートルの研磨に成功しており、東京工業大学（現・東京科学大学）やディスコなどは研究開発段階で４マイクロメートルの超薄化にも成功している。

　背面研磨時にはウエハー表面を保護するテープが用いられるが、従来の物理剥離型では薄化により欠損が発生する恐れがある。このため、レーザーや紫外線で剥離可能な新型保護テープへの置き換えが進んでいる。



　ウエハーを個々のチップに切り分ける工程では、切削によるダメージを抑える「ステルスダイシング」が注目されている。これは、透過性レーザーでウエハー内部に改質層を形成し、ダイシングテープを引っ張ることで外部応力により分割する手法。従来のブレードによる物理切断と異なり、切削ロスがなく、デバイスへのストレスも小さいため、収率の向上が期待されている。

　ＤＢＧ（ダイシング・ビフォー・グラインディング）は、ウエハーにハーフカットを施した後に背面を研磨してチップを分割する技術。分割時の欠損が抑えられ、チップの強度や寸法精度が向上する。使用するテープには、研磨中の高い粘着力と、分割後の剥離性が求められる。近年は、ブレードを使わずにレーザーで内部改質層を形成するステルスダイシングを組み合わせたＳＤＢＧが注目され、より低ダメージな加工が可能とされている。



　前工程が回路の微細化を推し進める「モア・ムーア」なら、後工程は最適なチップを組み合わせることで微細化を超える「モア・ザン・ムーア」の方向にある。基板実装技術でカギとなるのが「チップレット」と「３次元積層」だ。



　チップレットは、世代や機能が異なる複数の小型チップ（ロジック、メモリーなど）をモジュールとして組み合わせ、あたかも１つのチップのように機能させる設計技術。機能統合を１枚の大規模チップに集約すると、製造歩留まりが低下しコストが増大する。チップレットでは、大型のインターポーザー（中継基板）上に必要なチップを分割配置することで、高性能かつコスト効率の良いシステム設計が可能となる。



　次世代半導体の実装では、複数のチップを効率よく接続するインターポーザーの活用が進む。代表的なのがシリコン製で、微細配線やＴＳＶ（シリコン貫通電極）に対応し、ＨＢＭとロジックの２・５次元実装などに用いられる。有機インターポーザーはコストが低く、大面積対応に適しているが、配線密度では劣る。近年は高い平坦性と低熱膨張性を持つガラスインターポーザーが注目され、パネルレベル実装への展開が期待される。今後は大面積化、高帯域化に加え、光インタフェースや受動素子との融合など、異種デバイスを統合する高度な実装基盤としての進化が見込まれる。



　複数のチップを平面に並べる２・５次元実装に対し、シリコン貫通電極（ＴＳＶ）などで垂直方向に接続する３次元実装の導入拡大が期待されている。チップ間距離が極めて短いため、高帯域・低レイテンシーな通信が可能で、省スペース化にも寄与する。現在は高帯域メモリ（ＨＢＭ）やロジックの積層で応用されている。将来的にはチップレットと組み合わせたヘテロジニアス構成が本格化するとみられる。

　配線幅の微細化が進むにつれ、電極端子（バンプ）間の距離も数ナノメートルに縮まり、電極どうしの直接接合が必要となる。これに対応するのが「ハイブリッドボンディング」だ。銅電極をＣＭＰ（化学的機械研磨）で絶縁層よりわずかに低く形成し、洗浄やプラズマ処理で活性化後、低温で貼り合わせる。３次元積層ではこの方式への移行が進む見通しで、接着剤など対応材料の開発も加速している。



　光電融合は、演算を電気で、配線を光で担うことで、超低消費電力と超高速処理の両立を目指す技術だ。まずモジュール間の光配線から導入され、２０３０年以降にはチップ内接続の光化が構想されている。現在は、チップと光学部品を同一基板に実装する「コ・パッケージド・オプティクス」の実用化が進行中だ。材料メーカーも、光導波路用ファイバーや透明接着剤など、将来の光電融合に対応した開発に取り組んでいる。



　先端パッケージでは、チップやインターポーザー基板を微細な電極端子（バンプ）で接続するが、接合部に数ミクロンの隙間（ギャップ）が生じる。この狭ギャップを確実に充填できる封止材料の開発が進んでいる。また、パッケージの大型化にともなう反りも課題であり、熱膨張の抑制や構造最適化による対策が急がれている。



　ＡＩ向け半導体では、画像処理装置（ＧＰＵ）と広帯域メモリー（ＨＢＭ）を組み合わせたモジュールの大面積化が進み、８００平方ミリメートルを超えるサイズが増える見通しがある。従来のウエハーレベルでは製造効率に限界があるため、チップをパネルに配置し、ファンアウト構造の再配線層を形成するＦＯＰＬＰが有望視されている。インテルやＴＳＭＣに加え、ラピダスもＰＬＰ参入を検討しており、材料・装置を含めたエコシステムの構築が進む見通しだ。